会议论文《素数域256位有符号数加减法的硬件实现》探讨了在密码芯片中实现大整数运算的方法。该文针对256位素数域上的有符号数加减法，提出了一种高效的硬件设计方案，提升了密码算法的执行效率与安全性。研究对于构建高性能密码系统具有重要意义，适用于需要高精度运算的密码应用。
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