32位MIPS架构的流水线CPU设计

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微处理器有很多种体系结构,本设计采用MIPS(无内部互锁流水级的微处理器)体系结构,该结构是RISC(精简指令集微处理器)的典型代表,在嵌入式和高端领域具有相当高的占有率,因此成为本次研究的选择.本次设计使用VerilogHDL硬件描述语言设计出一个32位5级流水线MIPS体系结构的CPU,设计包含R-type,I-type和J-type三个类型大约20种基本指令.同时通过内部前推技术和延迟转移技术解决冲突,并加入了中断和异常处理模块用于响应外部中断和处理内部异常.最后,用VerilogHDL硬件描述语言设计出完整的MIPSCPU代码,并且在QuartusⅡ软件上完成了仿真验证.
作者：赵春蕾 乔东海
作者单位：苏州大学电子信息学院,江苏苏州215006中国科学院声学研究所,北京100190
母体文献：2017中国西部声学学术交流会论文集
会议名称：2017中国西部声学学术交流会  
会议时间：2017年8月1日
会议地点：呼和浩特
主办单位：中国声学学会,上海市声学学会,四川省声学学会,山东省声学学会,重庆市声学学会,西安市声学学会
语种：chi
分类号：
关键词：流水线  微处理器  无内部互锁流水级  内部前推  延迟转移
在线出版日期：2020年11月30日
基金项目：
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2024-12-1 18:51 上传 32位MIPS架构的流水线CPU设计.pdf

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