会议论文《一种提高多存储单元内建自测试效率的电路设计》发表于第五届中国测试学术会议。该文针对多存储单元内建自测试（BIST）效率低的问题，提出了一种新型电路设计方法。通过优化测试模式生成与数据比较机制，有效降低了测试时间与资源消耗，提高了测试覆盖率与可靠性。该研究成果对提升集成电路测试效率具有重要意义，为相关领域的工程应用提供了理论支持和技术参考。
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