基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

文档名：基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计
摘要：DDR3SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核.该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位.实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟.

Abstract：DDR3SDRAMiswidelyusedinhighsecurityfields.Inordertoevaluatetheimpactofitsfaultonthesystem,afaultsimulationIPcoreisdesignedbasedontheVelocehardwareemulatortoevaluatethefaultresponseofthememoryintheearlystageofsystemdesign.AfaultgenerationmodulebasedonTclscriptandBackDoortechnologyisdeveloped,whichcansimulatethesoftandhardfaultsofmemo-rydevices.TktoolboxisusedtointegratetheoperationprocessandprovideaGUIoperationinterface,whichcansetthetimingandfaultpointofthefault.ExperimentshowsthatthedesigncansimulatesoftandharderrorsofthiskindofmemoryintheVeloceemulator.

作者：田毅   刘畅   谢莉   马世耀 Author：TIANYi   LIUChang   XIELi   MAShiyao
作者单位：中国民航大学安全科学与工程学院,天津300300四川九洲空管科技有限责任公司,四川绵阳621000
刊名：电子器件 ISTIC
Journal：ChineseJournalofElectronDevices
年，卷(期)：2024, 47(2)
分类号：TN47
关键词：硬件仿真  故障模拟  DDR3SDRAM  IP核  
Keywords：hardwareemulation  faultsimulation  DDR3SDRAM  IPcore  
机标分类号：TP368.1TN402TN915.04
在线出版日期：2024年6月5日
基金项目：中央高校基本科研业务费项目基于Veloce仿真器的DDR3SDRAM故障模拟IP核设计[
期刊论文]  电子器件--2024, 47(2)田毅  刘畅  谢莉  马世耀DDR3SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核.该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故...参考文献和引证文献
参考文献
引证文献
本文读者也读过
相似文献
相关博文

        基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计  Design of DDR3 SDRAM Fault Simulation IP Core Based on Veloce Emulator

基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计.pdf

2024-12-14 12:29 上传 基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计.pdf

文件大小:

1.01 MB

下载次数:

60

高速下载