一种CacheSRAM可配置访存单元的随机验证平台

文档名：一种CacheSRAM可配置访存单元的随机验证平台
由于半导体工艺的不断进步,使得集成电路芯片的设计规模迅速增加.各逻辑功能越来越复杂,设计验证的难度和时间开销成倍增长.传统的功能验证方法面临着验证完备性、可重用性、效率等方面挑战.M-DSP芯片标量存储器(ScalarMemory,简称SM)通过配置相关的寄存器,可配置为Cache或SRAM的访存模式.验证平台是基于不同访存模式下的验证需求,采用SystemVerilog(简称SV)语言搭建模块级随机验证平台;在较高抽象层次上编写了SM的参考模型,结合SVA断言技术对验证结果进行实时监控和自动比较.最后使用定向激励与带约束随机激励组合的验证方法对其展开验证,同时通过发送不同的验证激励来测试不同访存模式下的正确性.
作者：康子扬陈海燕杜鹏陈俊杰
作者单位：湖南省长沙市开福区国防科大一号院410073
母体文献：第二十届计算机工程与工艺年会暨第六届微处理器技术论坛论文集
会议名称：第二十届计算机工程与工艺年会暨第六届微处理器技术论坛  
会议时间：2016年8月10日
会议地点：西安
主办单位：中国计算机学会
语种：chi
分类号：TP3TN4
关键词：集成电路  芯片设计  可配置访存单元  随机验证平台
在线出版日期：2017年10月24日
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